一面：
1、亞穩(wěn)態(tài)是怎么形成的？有什么危害？該怎么消除？
2、制程是什么？制程的進步給芯片會帶來什么進步？又會
帶來什么消極的效應(yīng)？
3、制程提升會產(chǎn)生低閾值MOS管，但是也會造成漏電增加。你
有什么辦法降低芯片的功耗？
4、你的項目是干嘛的？規(guī)模（代碼）怎么樣？都是你自己做的嘛？
5、手撕一個代碼吧，串行輸入三個8bit數(shù)據(jù)，每個有效數(shù)據(jù)輸入都會
有一個valid_in，之后進行比較，由大到小串行輸出，每個有效數(shù)據(jù)輸
出都要有valid_out，三個數(shù)據(jù)輸出結(jié)束給一個done信號。
一開始我用了三組寄存器保存三個排列好大小的數(shù)據(jù)，再用了一組寄存器
做數(shù)據(jù)輸出，用兩個比較器進行數(shù)據(jù)比較。面試官讓我優(yōu)化，最后在其
循循善誘之下，我把輸出寄存器去掉，利用另三組中某一組寄存器進行輸出，
因為是串行輸出，在第一個數(shù)據(jù)輸出的同時將下一個數(shù)據(jù)賦值給“輸出”寄存器。
并且利用串行特點優(yōu)化成只使用一個比較器（只比較data_0與data_in）

華為數(shù)字芯片工程師面試題

1、了解uvm嘛？你認為設(shè)計和驗證的區(qū)別是怎樣的？
2、或者從另一個角度說，為什么reference model不能讓
設(shè)計的人員來寫？
因為這很容易讓DUT和reference model的功能自洽，沒有
比較的意義了。然后說了一堆黑盒白盒灰盒，網(wǎng)有點卡沒
聽清楚。最重要的是要從兩個不同的方面對DUT的功能進
行對比，不能自洽。
3、你的控制器時鐘比如從2G變到3G了，會對信號完整性造
成什么影響？該怎么解決？
我就回答了個ODT，利用終端電阻吸收信號反射保證完整性
（這也是JEDEC文檔介紹的ODT的功能）。面試官說對這是
一種方法，還有別的嗎？無。。。。
4、你的控制器有對DDR3進行training嘛？有calibration
嘛？在控制器工作的時候上級接口會給你讀寫命令嘛（就
是問我有沒有狀態(tài)信號給出）？這個狀態(tài)信號是跨時鐘
域，怎么處理的？快到慢不會出現(xiàn)漏采嘛？
5、說一下常用的跨時鐘域信號的同步方法吧。
6、手撕一個代碼，你選設(shè)計還是驗證？畫出電路圖寫出關(guān)
鍵代碼。
然后我就手撕了一下單比特快到慢跨時鐘域反饋展寬電
路。
三面：
1、你有沒有在某段時間里有特別想超越他人當(dāng)?shù)谝坏南敕ǎ?br>我就說本科之前有，所以成績不錯保研到了復(fù)旦，但是研究生之后就一直在做項目，學(xué)
習(xí)成績也相對不重要了。
2、你業(yè)余時間都在干嘛？有什么愛好嘛？
沒什么業(yè)余時間，在阿里實習(xí)996，在實驗室也是每晚十點多回宿舍。其余業(yè)余時間也主
要是打乒乓球鍛煉了。
3、你怎么看待華為“艱苦奮斗”“時常自省”的價值觀？
（我感覺就是在問我怎么看待華為996的工作）國內(nèi)科技公司起步可能本來就
比國外晚，甚至晚很多年，只能付出比他們更多的時間精力來彌補。只有這樣
才能存活下去，才能講更進一步的進步。
4、那“時常自省”呢？
我經(jīng)常自省。當(dāng)初在入職阿里之前沒有提前學(xué)習(xí)sv跟uvm的知識就已經(jīng)讓我非常自責(zé)
了。本來應(yīng)該提前學(xué)習(xí)的。
5、你認為提前學(xué)習(xí)很重要？
對，就拿實習(xí)來說，當(dāng)你入組之后發(fā)現(xiàn)有些人已經(jīng)有較好的基礎(chǔ)，已經(jīng)用uvm搭建驗證
環(huán)境了，而你還在起步階段，這就讓人非常的難受。。。。
6、我看你在阿里還實習(xí)了一段時間，如果阿里跟華為同時。。。（我還沒等他
說完，搶先一步“那必須是華為啊”）不不不，我說你會從什么角度考慮？

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華為的面試一共三面，兩輪技術(shù)面和一輪業(yè)務(wù)主管面。第一輪技術(shù)面面試官比較嚴肅，也挑了些刺，第二輪技術(shù)面聊天成分更多一些。主管面也會問一些專業(yè)知識，但不會太深入。兩輪技術(shù)面均會現(xiàn)場做題。

華為芯片與器件設(shè)計工程師面試題

第一輪技術(shù)面：
1. 介紹自己的項目（大部分時間）
2. 項目的難點在哪里，自己做了多少
3. 同步電路和異步電路的區(qū)別以及各自優(yōu)劣
4. 做題，給一個行為級verilog小模塊，畫出結(jié)構(gòu)圖使得所用資源最少（只能用給定的基本單元）
第二輪技術(shù)面：
1. 共享屏幕看了下成績單，介紹下所學(xué)課程
2. 挑了兩門課分別問了下為什么高分和低分
3. 手撕代碼：32位乘法器（任意方法實現(xiàn)）
4. 寫的乘法器資源消耗和時序如何
第三輪主管面：
1. 介紹項目
2. 為什么去留學(xué)
3. 留學(xué)生活中遇到的困難
4. 介紹了下部門并可以反問

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面試官很溫和，遇到不會的都會引導(dǎo)你，但是可能會扣分
1. 挨著問了一遍項目：居然射頻也懂，問我基帶信號出來是怎么變到射頻的，是不是IQ調(diào)制。
2. DDR是怎么集成到項目中的，我說block design，他說其實可以直接RTL集成，這樣更好仿真。
3. AXI相關(guān)：如果2個master和4個slave，master的ID有3位，那么轉(zhuǎn)換到slave后ID變成幾位
4. 硬件軟件環(huán)境相關(guān)：軟件環(huán)境是如何搭建的，調(diào)試工具下載程序時怎么實現(xiàn)的。5. VCS的工作流程，compile后產(chǎn)生哪些文件

華為數(shù)字ic設(shè)計工程師面試題

你的項目經(jīng)歷是什么？
axi具體是什么
1. 然后把筆試題當(dāng)中的一些問題問了一遍
2. 首先3個項目挨著問了一遍
3. soc架構(gòu)、AXI總線（只問到outstanding了）
4. 提問：有哪些方向？
有GPU、PCIE、DDR一些控制器IP的設(shè)計，做成一個大的SOC

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參加了華為舉辦的全國研究生數(shù)學(xué)建模比賽，獲獎后參加華為的fx計劃，校園招聘
在經(jīng)過40+5的選擇題筆試后，進行了一輪性格測試，之后，由于疫情影響，后面的三輪面試均是采用網(wǎng)絡(luò)視頻面試的方式
一二三面，兩輪技術(shù)面和一輪主管面，一、二輪面試項目問的比較細致，在了解整個項目的同時，比較關(guān)注個人負責(zé)的部門，包括硬件架構(gòu)、數(shù)據(jù)類型以及一些簡單的數(shù)電、ASIC知識，沒有手撕，三輪主管面主要簡單了解項目，問了問個人情況
前后大約有兩個星期的時間，目前處于等消息的狀態(tài)，希望能過啊啊啊
整體而言，筆試題多刷刷題就能過，面試的話，要對自己的項目足夠了解，有些項目因為做的比較早，需要對項目進行回滾復(fù)習(xí)，面試官都很好，難度正常

華為海思數(shù)字ic設(shè)計工程師面試題

1.自我介紹，問了本科主要學(xué)習(xí)的課程和研究生主要學(xué)習(xí)的課程，考研or保研
2.簡單介紹一下三個項目（簡歷里面的），主要問了正在進行的項目一，項目的整體情況，自己負責(zé)的部分，整個設(shè)計的流程，流程中的難點，學(xué)習(xí)到了什么
3.問了原碼、補碼、反碼相關(guān)知識，問了三分頻電路的設(shè)計、問了異步信號處理方法、問了IC設(shè)計流程、問了異步FIFO的深度是如何計算的
4.問了下對公司的看法，對加班的看法
5.反問，有什么想問的

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