總體：首先自我介紹，然后讓你講解一些某個(gè)項(xiàng)目，如果面試官感興趣的話會(huì)詢問一些項(xiàng)目中的內(nèi)容。然后會(huì)就崗位相關(guān)的知識(shí)進(jìn)行一些問題的問答。
面試官：我遇到的面試官彬彬有禮，而且很年輕，有點(diǎn)小帥，應(yīng)該是部門里的骨干?？次业暮啔v后讓我進(jìn)行自我介紹，然后讓我講解一下我主要參與的項(xiàng)目的內(nèi)容，怎樣的一個(gè)流程。
然后重點(diǎn)來了，詢問了兩個(gè)問題，應(yīng)該是數(shù)字IC這塊很關(guān)心的，也很常見的問題

中興通信ic驗(yàn)證工程師面試題

1.講一下如何對(duì)時(shí)序進(jìn)行優(yōu)化和約束
2.在哪些方面會(huì)對(duì)數(shù)字電路進(jìn)行評(píng)價(jià)
答案的話大家找一下就好了。
我第一個(gè)問題因?yàn)轫?xiàng)目里遇到過，然后回答的很全面，面試官應(yīng)該很滿意。
第二個(gè)問題就我確實(shí)沒有遇到過，我就主動(dòng)給面試官說我沒遇到過這個(gè)問題，但是我可以想一下嗎？面試官說對(duì)，你在項(xiàng)目里應(yīng)該是沒有遇到過，可以想一下。我想了一下還以為面試官想問我關(guān)于芯片穩(wěn)定性的問題，就說是不是得盡量用同步時(shí)序電路，不要用組合邏輯電路，防止出現(xiàn)競爭冒險(xiǎn)情況。面試官就笑了。。可能是沒有答到點(diǎn)上。面試官就問我你要是買手機(jī)買啥樣的手機(jī)，我心中Os：買中興的！不多說哦都買中興的！之后面試官自己可能感覺這問題有點(diǎn)歧義，說除了品牌以為。我說買不卡的，他說對(duì)，這是一方面還有要買待機(jī)時(shí)間長也就是低功耗的。所以考慮的點(diǎn)就主要就是性能，低功耗，應(yīng)該還有。
然后就是有什么想問面試官的。
總體來說，要是對(duì)自己項(xiàng)目很自信的話，技術(shù)面應(yīng)該沒有很大障礙。硬件的技術(shù)面都沒有涉及到基本的知識(shí)點(diǎn)考察，主要問了項(xiàng)目的內(nèi)容。外帶和項(xiàng)目相關(guān)的知識(shí)。

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第一輪面試，收到了hr的電話聯(lián)系，約了電話面試的時(shí)間，到點(diǎn)之后hr會(huì)打電話給你，有兩個(gè)面試官，A面試官會(huì)看你的簡歷，B面試官會(huì)聽你的自我介紹，面試官A會(huì)首先根據(jù)你的簡歷問一些相關(guān)的問題，基本是一個(gè)由淺入深的過程，然后問完以后把問題拋給B面試官，B面試官會(huì)考察一下你的SV和UVM的基本功。時(shí)間大概就是30min左右，問完以后會(huì)有一個(gè)給你反問的環(huán)節(jié)。

中興通信ic驗(yàn)證工程師面試題

1.你的項(xiàng)目相關(guān)的問題，會(huì)逐漸深入
2.總線協(xié)議相關(guān)
3.SV的組件之間通信方式
4.UVM的phase機(jī)制
5.task和function的區(qū)別
等等一些比較簡單的問題

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一面20分鐘
HR先讓自我介紹然后問求職崗位意向
技術(shù)面問題
(1)信號(hào)的跨時(shí)鐘域同步。包括單?特和多?特，對(duì)于單?特?然?兩級(jí)寄存器同步最為?便。對(duì)于多?特，常考察異步FIFO以及握??法。要理解亞穩(wěn)態(tài)的概念以及避免亞穩(wěn)態(tài)的?法。
(2)說到亞穩(wěn)態(tài)，就不得不說setup time 和 hold time。?定要掌握兩種時(shí)鐘約束和分析時(shí)鐘約束的?法。清楚四種路徑（輸?到輸出，輸?到寄存器，寄存器到寄存器，寄存器到輸出），并能找到關(guān)鍵路徑。會(huì)計(jì)算最?的?作頻率。
(3)分析和修復(fù)setup time validation（降低時(shí)鐘頻率，組合邏輯優(yōu)化或拆分，提??作電壓） 和 hold time validation（插?buffer，更難修復(fù)）
(4)能?verilog描述常?的電路結(jié)構(gòu)，如：D觸發(fā)器，計(jì)數(shù)器，分頻（奇數(shù)倍分頻，偶數(shù)倍分頻，?數(shù)分頻（如1.5倍）），同步FIFO，異步FIFO,序列檢測(cè)器（FSM實(shí)現(xiàn)）

中興通信ic驗(yàn)證面試題

技術(shù)面問題
(1)信號(hào)的跨時(shí)鐘域同步。包括單?特和多?特，對(duì)于單?特?然?兩級(jí)寄存器同步最為?便。對(duì)于多?特，?？疾飚惒紽IFO以及握??法。要理解亞穩(wěn)態(tài)的概念以及避免亞穩(wěn)態(tài)的?法。
(2)說到亞穩(wěn)態(tài)，就不得不說setup time 和 hold time。?定要掌握兩種時(shí)鐘約束和分析時(shí)鐘約束的?法。清楚四種路徑（輸?到輸出，輸?到寄存器，寄存器到寄存器，寄存器到輸出），并能找到關(guān)鍵路徑。會(huì)計(jì)算最?的?作頻率。
(3)分析和修復(fù)setup time validation（降低時(shí)鐘頻率，組合邏輯優(yōu)化或拆分，提??作電壓） 和 hold time validation（插?buffer，更難修復(fù)）
(4)能?verilog描述常?的電路結(jié)構(gòu)，如：D觸發(fā)器，計(jì)數(shù)器，分頻（奇數(shù)倍分頻，偶數(shù)倍分頻，?數(shù)分頻（如1.5倍）），同步FIFO，異步FIFO,序列檢測(cè)器（FSM實(shí)現(xiàn)）

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